ナノスケール材料：メモリスター用途向けのハイブリッド2D–CMOSマイクロチップ
Nature 618, 7963 doi: 10.1038/s41586-023-05973-1
二次元（2D）材料の優れた電子特性を利用して先進的な電子回路を作製することは、半導体産業の大きな目標である。しかし、この分野の研究の大半は、機能性のないSiO2–Si基板上の分離された大面積（1 μm2以上）のデバイスの作製と特性評価に限定されてきた。いくつかの研究では、大面積（500 μm2以上）の相互接続や大面積トランジスター（約16.5 μm2）のチャネルとして単層グラフェンがシリコンマイクロチップに集積されているが、いずれの場合も集積密度が低く、計算も実証されておらず、単層2D材料の操作は、固有のピンホールや転写時の亀裂によってばらつきが大きくなり収率が低下するため、困難であった。今回我々は、メモリスター用途向けの集積密度の高い2D–CMOSハイブリッドマイクロチップ（CMOSは相補型金属酸化膜半導体を意味する）の作製について報告する。我々は、180 nmノードのCMOSトランジスターを含むシリコンマイクロチップの配線工程の相互接続に、多層六方晶窒化ホウ素シートを転写し、上部電極と配線のパターンを形成することによって回路を仕上げた。このCMOSトランジスターによって、六方晶窒化ホウ素メモリスターに流れる電流の優れた制御が実現され、0.053 μm2という小型のメモリスターにおいて、約500万サイクルという耐久性を達成できた。我々は、論理ゲートを構築してインメモリー計算を実証し、スパイキングニューラルネットワークの実現に適した、スパイクタイミングに依存する可塑性信号を測定した。達成された高い性能と比較的高い技術成熟度は、マイクロエレクトロニクス製品やメモリスター用途における2D材料の集積への著しい進歩を示している。
